Tài liệu Thư viện số

Danh mục TaiLieu.VN

Thiết kế mạch logic bằng Verilog - HDL

Verilog là một trong hai ngôn ngữ mô tả phần cứng chính (gồm VHDL và Verilog HDL) được người thiết kế phần cứng sử dụng để mô tả, thiết kế các hệ thống số, ví dụ như máy tính hay linh kiện điện tử.Verilog dễ học và dễ sử dụng hơn VHDL. Verilog được chuẩn hoá theo chuẩn IEEE vào năm 1995 và 2001. Verilog rất giống ngôn ngữ C và được giới chuyên môn nghiên cứu, sử dụng nhiều.Verilog HDL có thể được sử dụng để thiết kế hệ thống số ở nhiều mức khác nhau, ví dụ ở mức cao như các mô hình đặc trưng đến các mức thấp như mô hình bố trí dây, điện trở, transistor trên một mạch tích hợp

Từ khóa: giáo trình lập trình, kinh nghiệm lập trình, ngôn ngữ lập trình, Reg khác với Wire, thiết kế mạch nhân, Thiết kế mạch logic, ngôn ngữ mô tả phần cứng

45 p tailieu_pdu 01/08/2012 175 2

Bình luận